ELSYS Design
CDI

Ingénieur en Design Digital pour Asic - Fpga - Soc H/F

ELSYS Design
DISPONIBILITÉ
1 août 2026
NIVEAU D'ÉTUDES
Bac + 5

DESCRIPTIF DU POSTE

JobPosting

MonetaryAmount
EUR
QuantitativeValue
45000
40000
YEAR

2026-07-20T12:07:09Z

Détail du poste

Nous recherchons un ou plusieurs ingénieurs pour intégrer une de nos équipes et travailler dans un des domaines suivants : l'automotive, les supercalculateurs, l'IoT ou la Défense.

Vous aurez à prendre en charge le design d'un ou de plusieurs blocs d'un circuit intégré et/ou du top level.

Les principaux objectifs du poste sont :

  • Participation active à la conception et à la définition des spécifications pour les circuits intégrés.
  • Création détaillée de descriptions de modules en utilisant des langages tels que VHDL, Verilog ou SystemVerilog.
  • Mise en oeuvre de la description RTL de ces modules, en respectant les normes de qualité les plus élevées.
  • Conception et exécution de tests unitaires approfondis avec des testbenches pour assurer la fiabilité et les performances des modules.
  • Intégration stratégique des modules au niveau système, en veillant à une cohérence optimale.
  • Élaboration et exécution de plans de vérification complets en collaboration avec l'équipe de vérification.
  • Suivi attentif du cycle de développement, résolution proactive des anomalies et ajout agile de nouvelles fonctionnalités.

L'agence de rattachement de cette offre se situe à Vallauris
L'agence de rattachement de cette offre se situe à Nice-sophia-antipolis. L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.
Profil Recherché

  • Diplôme d'ingénieur en électronique, informatique ou domaine connexe.
  • Expérience pratique dans le design digital et la conception de circuits intégrés.
  • Maîtrise des langages de description RTL tels que VHDL, Verilog ou SystemVerilog.
  • Connaissance approfondie des outils de conception tels que Synopsys, Cadence, Mentor, Siemens, Quartus, Vivado.
  • Expérience avec les méthodologies de gestion de versions, notamment GIT.
  • Excellentes compétences en communication et maîtrise de l'anglais, à l'écrit et à l'oral.

Avantages Salariaux

  • 10 jours de RTT par an
  • Allocation repas ou Titre restaurant presque intégralement pris en charge
  • Mutuelle Santé Famille
  • Compte Epargne Temps
  • Participation et Intéressement
  • Prime de cooptation de 1000 ou 1500 €
  • Prime de vacances
  • Prime Transport de 200 € net par an et 50 € brut mensuel.

Qui sommes-nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?

Alors, n'hésitez plus : postulez et rencontrons-nous !

Mais aussi...

40 000 - 45 000 Eur (€)

True

EducationalOccupationalCredential
postgraduate degree

FULL_TIME

OccupationalExperienceRequirements
12

Organization
https://f.hellowork.com/img/entreprises/160_160/205107.png
ELSYS Design
https://www.hellowork.com/fr-fr/entreprises/elsys-design-136575.html

PropertyValue
ELSYS Design
E-V-20260720-99001

Secteur informatique
ESN

Place
PostalAddress
FR
Valbonne
Provence-Alpes-Côte d'Azur
06560
850 Rue Albert Einstein

Graphisme

EUR

Anglais
VHDL
Circuits intégrés
Git
Normes de qualité
Test unitaire
Quartus

Ingénieur en Design Digital pour Asic - Fpga - Soc H/F

https://www.hellowork.com/fr-fr/emplois/81468178.html

2026-08-19T12:07:09Z

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